一款大尺寸AI算力芯片的封装方案进入制造阶段后，芯粒、基板及封装材料还要经历加热、冷却与固化等工艺。不同材料的热膨胀特性存在差异，封装结构可能因此发生翘曲，进一步影响芯片贴装与互联良率。齐力半导体曾在一家算力芯片客户的项目中，反复比对翘曲仿真与实际制造结果，通过结构及工艺优化，推动相关产品实现批量交付。

10月28日，在深圳举行的2026 AI算力场景应用与产业融合论坛上，齐力半导体（绍兴）有限公司（以下简称“齐力半导体”）TPM总监汤尔昌，在“从计算中心到产业现场，AI算力规模化应用需要怎样的产业协同”高峰圆桌中分享了上述案例。他认为，随着AI芯片向更大尺寸、更高集成密度发展，封装涉及的热、力、电及材料问题需要在研发阶段统筹考虑，芯片设计企业、先进封装服务商以及材料供应商之间的协同也变得更加重要。

成立于2023年的齐力半导体，正在围绕2.5D/3D Chiplet先进封装建立从设计仿真到工艺制造的服务能力。随着首期产线投产、客户项目推进以及新一轮融资完成，公司正将这些工程经验进一步用于高性能计算和AI芯片的规模化制造。

封装设计提前介入，解决大尺寸芯片的集成难题

AI芯片通过2.5D封装将计算芯粒、存储器及其他功能单元连接起来，可以利用高密度互联提高系统集成能力。3D堆叠则进一步缩短垂直方向的数据传输距离，为更高带宽的存算协同提供条件。随着封装内部集成的芯粒增多，连接密度、功率密度以及封装面积也在提高，原本分属于芯片设计和封装制造的技术问题开始更加紧密地联系在一起。

齐力半导体（绍兴）有限公司TPM总监 汤尔昌

汤尔昌在圆桌上谈到，先进封装需要同时处理信号完整性、电源分配、散热以及机械应力等问题。例如，将逻辑芯片与存储芯片垂直堆叠，能够改善数据传输效率，但相邻芯粒产生的热量也需要通过有限的封装空间向外传递。芯粒工作温度、材料热膨胀以及封装结构之间相互影响，相关约束需要在设计过程中综合考虑。

齐力半导体正在将热仿真、应力仿真以及信号与电源完整性分析引入客户项目的前期研发。在芯片设计尚未完全确定时，封装团队便可以针对互联方式、材料组合和散热路径提出建议，使后续制造工艺有机会与芯片性能要求同步优化。

芯片设计与封装制造提前协作，能够使工程团队更早发现潜在的热应力、供电及互联问题，并在设计方案进入生产之前进行调整。汤尔昌在现场还谈到了背面供电、垂直互联及玻璃基板等技术方向，随着芯片集成密度进一步提高，这些技术将为封装结构和电源、信号布线提供更多选择。

从翘曲到填充空洞，工程经验决定量产表现

芯片封装面积增加后，材料受热产生的形变会更加复杂。尤其在多芯粒集成结构中，硅芯片、封装基板以及不同封装材料的热膨胀系数并不相同，温度变化容易使整个封装结构产生弯曲。翘曲过大会影响芯片贴装、焊点连接和后续组装，进而增加制造过程中的良率损失。

齐力半导体在前述算力芯片客户项目中，将封装结构的仿真结果与实际产品测量进行反复比对，并根据工艺反馈不断调整设计参数。汤尔昌介绍，经过多轮优化，相关产品已经进入批量制造，出货达到数十万颗规模。

封装结构能够稳定生产之后，内部细小间隙的填充质量又会影响产品的长期可靠性。在倒装芯片等先进封装工艺中，底部填充胶需要沿着芯片与基板之间的间隙流动，并包覆密集的互联焊点。随着芯片尺寸扩大、连接间距缩小，胶材的流动路径更加复杂，局部气体残留或填充不足可能形成空洞，影响封装结构的机械支撑和可靠性。

汤尔昌分享了齐力半导体在客户项目中处理填充空洞的经验。团队先利用模流仿真分析胶材在复杂封装结构中的流动状态，再结合实际试验调整填充工艺，使原本较为频繁出现的空洞问题得到改善。

这些工程实践也反映了先进封装与芯片设计不断融合的趋势。当芯片产品向更大尺寸和更高集成密度发展，封装企业需要积累的已经不只是单项制造工艺，还包括不同材料的物性数据、结构仿真模型以及连续量产形成的工艺经验。通过将仿真结果与制造数据相互校准，企业能够持续改进产品的一致性与可靠性，为客户后续扩大生产规模提供支撑。

从材料替代到产线扩建，齐力半导体完善先进封装交付能力

大尺寸Chiplet产品对封装材料的要求也在提高。以高密度封装基板使用的增层绝缘膜等材料为例，除了需要满足细线路加工和绝缘性能要求，还必须在热处理过程中维持尺寸稳定，并与现有制造工艺相匹配。即使材料具备相近的基础性能，进入客户产品前仍需要经过反复验证。

汤尔昌在论坛上提到，齐力半导体曾面临日本供应商高端ABF封装基板交期较长的问题。为改善关键材料的供应保障，公司利用团队积累的材料与工艺经验，与国内一家上市公司合作开发替代方案，经过半年多的交流及试验验证，将相关材料应用于具体产品项目。

材料替代在这里不仅涉及采购渠道的变化，还需要封装厂商与材料企业共同确认新材料在实际加工中的表现。齐力半导体能够结合客户的封装结构、工艺条件以及可靠性要求开展验证，也使其制造经验进一步延伸到材料开发环节。

这些跨环节的技术积累正在获得产线建设的支撑。齐力半导体位于浙江绍兴柯桥区，2024年10月完成首批样品交付，同年11月先进封装项目一期工厂正式启用。公司围绕GPU、CPU等高性能芯片的Chiplet封装需求，逐步建设设计、仿真、工艺开发和量产服务体系。

2026年6月底，齐力半导体完成超亿元A1轮融资，由上海张江集团领投，国科兴和、永鑫方舟及万林投资等机构参与。公司一期已经形成面向大尺寸AI芯片的年产200万颗Chiplet封装能力，并计划进一步提升至300万颗/年，同时推进TSV、InFO等中道工艺建设，完善2.5D/3D先进封装的全流程服务能力。

随着产能扩充，齐力半导体也在将设计仿真、材料开发和制造经验组织成更加完整的客户服务体系。对于希望采用Chiplet技术提高芯片性能的设计企业而言，先进封装团队越早参与研发，就越有机会在产品定型之前处理互联、热管理及工艺适配问题，减少后续制造过程中的反复调整。

从大尺寸封装的翘曲控制，到底部填充空洞的工艺改善，再到关键材料的联合开发，汤尔昌在论坛上分享的多个案例，呈现了先进封装企业参与AI芯片研发与制造的具体方式。齐力半导体正在把这些经验投入客户项目和产线扩建，推动更复杂的芯粒集成方案走向稳定、可重复的规模化交付。