三星半导体研究中心在上周的VLSI 2026国际会议上拿了一篇最佳论文，评分8.29，在一千多篇投稿里排名最靠前的几篇之一。

研究的东西叫3D Stacked FET。VLSI是半导体器件领域最核心的学术会议之一，只有最具突破性的工艺和器件研究能站上这个讲台。

三星配套发了一篇科普文章，写得很用心，能看懂半导体的晶体管过去二十年怎么一路演变到今天这一步。

Part 1半导体的堆叠，平房住不下了，开始盖高楼

晶体管的演进有四个标志性站点。

◎ 晶体管是平面的，叫Planar FET。源极、漏极和沟道都躺在一个平面上，电流在硅片表面横向流过。

◎ 后来电流越来越难关住，三星和台积电一起从平面走上了立体，做出了FinFET。FinFET把沟道竖了起来，像一片鱼鳍，栅极从三面包住它，控制力比平面好了很多。

◎ 再往后，沟道的尺寸缩到极限，三面围住也不够了。

三星在2022年率先量产了GAA（Gate-All-Around），栅极从四个方向把沟道完全包裹住，一根一根纳米线或纳米片横着排列，电流从里面通过。这是晶体管结构最近一次里程碑式的改变。

◎ 3D Stacked FET没有推翻GAA，在GAA的基础上走了一步方向上的调整。过去的晶体管不管怎么演进，n型和p型始终是并排放在同一个平面上的。n型负责拉电流，p型负责推电流，一个逻辑门就是这两种管子配成一对。

一座城市，地就这么多。一开始你可以把房子排密一点，路修窄一点，空地全用上。但密度总有一个上限。

再往下，只能把楼盖高。地上放不下了，就往空中要面积。晶体管也一样。n型和p型并排放在平面上，几十年都是这么做的。

现在平面的密度已经到了极限，三星的办法是把这两个管子叠起来，一个在下面，一个在上面。用一层楼板隔开。

三星把3D堆叠面临的问题拆成了三个。

◎ 第一个问题是管子够不够粗。

晶体管缩小以后，沟道也跟着变窄。沟道太窄，电流不够大，晶体管开了跟没开差不多，芯片的速度就上不去。

三星的解法是在每一层里面不只放一根纳米片，而是放三根。n型三层，p型三层，上下叠在一起总共六层纳米片沟道并排工作。把有效沟道宽度在很小的占地面积里撑起来了。

◎ 第二个问题是材料质量。

纳米片是用外延生长做出来的，一层一层往硅片上铺单晶硅。铺的不好，有缺陷，电流在里面走得磕磕绊绊。

三星在论文里展示了他们对外延工艺的优化，上下两层的纳米片厚度均匀，晶格基本没有缺陷。一层楼的管子如果粗细不一，水压就不均衡。芯片上的沟道也是同样的问题。

◎ 第三个问题最关键，也最容易被忽略。

楼上楼下两个晶体管叠在一起，贴得太近了，如果没有一层足够好的隔离层把两者分开，上面一开下面也跟着漏电。

三星在这层"楼板"上用了他们自己取名叫MDI（Middle Dielectric Isolation）的隔离层。听名字就知道，这块材料夹在中间，不让上下两层的电信号互相串扰。

MDI要做的事情比一扇普通的门复杂。n型和p型晶体管的栅极材料不一样，对电场的响应机制也不同。放在平面上，两个管子各自独立做，没干扰。

叠起来以后，上层的栅极和下层的栅极在同一个垂直线上，MDI稍微偏一点，两个栅极就有交叠的风险。MDI太薄，漏电。MDI太厚，上层管子就不稳。三星在论文里把MDI的厚度和位置控制到了一个具体的精度级别。

Part 2门间距（Gate Pitch） 42纳米 

三星这次做到的门间距（Gate Pitch）是42纳米。门间距就是相邻两个栅极之间的距离，间距越小，同样面积下能塞进去的晶体管越多。平面时代门间距做到几十纳米是常态，但那是单层的。

3D堆叠把n型和p型叠起来以后，相当于同一块地上建筑面积翻倍了。42纳米是平面上的密度，叠了一层以后，等效密度比42纳米还要再紧凑一截。

论文附了一张TEM截面图，里面能把三层纳米片沟道、MDI隔离层、上下栅极的位置看得清清楚楚。

三星把整片晶圆上的器件都做了电学特性测量，成百上千个样品，n型和p型的电流开关比、阈值电压和漏电流都很一致。在实验室环境里做出了接近量产水平的均匀性。

管型演进的图纸是这样画的。

◎ Planar FET做了一代又一代，晶体管在平面上不断缩小。

◎ FinFET在平面上立起一道鱼鳍，从二维走向了准三维。

◎ GAA把沟道全包住，是真正的三维管型控制。

◎ 3D Stacked FET在GAA的基础上把n型和p型叠了起来，沟道结构没有变，布局方式变了。

从一个人住单层平房，变成了楼上楼下住着两户人家。

过去二十年，半导体行业对晶体管的改进集中在单个晶体管的控制力上。栅极从一面变成三面，从三面变成四面，每一次都让开关变得更干净。

3D Stacked FET换了一个问题问：既然单个晶体管已经控制得够好了，接下来能不能从空间利用率上再往前推一步。把n型和p型叠起来，同样面积塞进两倍的功能。

逻辑芯片最基础的一块拼图，晶体管怎么摆放效率最高，这道题几十年没人动过，三星在VLSI上给了一个初步的答案。

小结

这篇论文没有提供量产时间表。42纳米门间距的堆叠方案离商业化还有距离，MDI材料和堆叠结构从论文到产线要经历的工程化和良率提高不是一个小工程。

当单个晶体管的尺寸逼近物理极限，把晶体管往上发展的思路会越来越成为芯片微缩的下一个主流路线，晶体管不一定要摆在地面上，也可以像城市里的高楼一样，一层一层往上长。

       原文标题 : VLSI 2026最佳论文：42nm栅距3D堆叠晶体管全解析