来源：MIT Technology Review    作者：MIT Technology Review

IBM发布0.7nm芯片原型，指甲盖大小集成了约1000亿个晶体管，密度是2021年最先进技术的两倍。纳米堆叠技术让摩尔定律有望再续10~15年。

摩尔定律正在"喘气"。当晶体管的尺寸缩小到几十纳米以下时，量子隧穿效应开始干扰其功能——电子会"漏"到不该去的地方，功耗急剧上升，开关比不再可靠。但IBM本周在新闻发布会上宣布的一项新技术，可能让这条已运行60多年的经验法则，再延续10年。这款原型芯片的晶体管栅极长度仅为0.7纳米——作为对比，当前最先进的量产芯片（TSMC 3nm）的栅极长度约为12~14纳米。IBM没有选择继续"向下"缩小，而是选择了"向上"堆叠——这就是纳米堆叠（nanostack）技术的核心思想。

具体来说，IBM的新架构在硅芯片上垂直堆叠了两层晶体管。这种结构被称为"互补场效应晶体管"（CFET，Complementary Field-Effect Transistor）。与当前最先进的纳米片（nanosheet）技术相比，纳米堆叠将晶体管密度提高了一倍——在指甲盖大小的面积上集成了约1000亿个晶体管，是IBM 2021年最先进技术的两倍。IBM研究总监Jay Gambetta在记者会上说了一句很克制但分量很重的话：「这不是增量改进，而是有意义的飞跃。」他预计，纳米堆叠芯片将在10年内广泛应用于数据中心，其能效提升将帮助这些不停"吃电"的设施更好地管理能源消耗。

50%性能提升 + 70%能效改进：数字背后的技术突破

根据IBM公布的数据，采用纳米堆叠设计的芯片在同一时间内能完成比上一代多50%的工作，同时能效提升高达70%。这得益于垂直堆叠结构缩短了晶体管之间的互连距离，减少了信号延迟和能量损耗——就像把一间大办公室里需要频繁沟通的团队，从分布在三个楼层，调整为一层楼内两两相邻。但IBM并不是唯一在研究CFET的公司。英特尔、三星、TSMC，以及比利时微电子研究中心Imec，都在探索类似的路线。IBM表示，其设计的独特之处在于：第二层的晶体管并不直接叠在第一层晶体管的正上方，而是"交错排列"的。公司称，这种设计简化了布线，并带来了其他优势——比如减少信号串扰，提高制造良率。

CFET与当前已实现量产的3D芯片堆叠（如AMD的3D V-Cache、华为的LogicFolding）有一个关键区别：后者的做法是将两片已经独立制造好的芯片"粘合"在一起；而IBM的新方法是在同一套制造流程中，逐层在硅片上直接"长"出晶体管。这种方法能实现更精确的层间对准——这一点至关重要，因为今天的晶体管只有几十纳米宽，对准偏差超过几纳米就会导致整颗芯片失效。伊利诺伊大学厄巴纳-香槟分校材料科学教授Qing Cao（未参与该项目）评价道：「这具有变革性意义，因为它展示了如何在全晶圆范围内，用最先进的制造产线实现晶体管堆叠。」

热预算：堆叠芯片的"阿喀琉斯之踵"

图片来源：AI生成

但将晶体管堆叠到两层（甚至未来可能的三层、四层），面临着巨大的制造挑战。每制造一层，都会引入一定的缺陷率——这意味着一定数量的芯片在出厂时就是缺陷品。「当你在顶部再堆一层时，如果顶层或底层失效，整颗芯片就报废了，」Cao解释道。堆叠芯片的失效率将高于单层芯片，这意味着成本也会更高——除非良率提升到足够高的水平，否则这项技术可能只会先用于对成本不敏感的场景（比如超算、AI训练芯片）。另一个核心挑战是"热预算"（thermal budget）。本质上，工程师需要弄清楚如何在不"烧坏"下层互连的情况下，制造上一层。这意味着每层的制造过程必须保持在400°C以下——因为超过这个温度，下层金属互连就可能开始扩散、短路。IBM找到了如何在足够低的温度下制造第二层堆叠的方法，但具体技术细节公司目前守口如瓶。

学术界也在跟进。Cao的团队创造了一种在200°C以下堆叠晶体管的方法，利用"无结晶体管"（junctionless transistor）避免了通常需要高温的掺杂（doping）步骤。他认为从热管理的角度来看，这种方法更容易扩展到多个堆叠层——虽然他的演示还只是原理验证，但已经为产业界提供了一个值得参考的路线图。IBM预计，CFET/纳米堆叠芯片将在2030年前后开始量产。如果这一目标实现，消费者将在那时用上续航更长、发热更低、速度更快的手机和笔记本电脑——而数据中心将用更少的电力，完成更多的AI训练任务。

**本期金句**

> 「当晶体管缩小到量子极限时，唯一的前进方向是"向上"而非"向下"——IBM的纳米堆叠技术，可能正是后摩尔时代的正确答案。」> 

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       原文标题 : IBM官宣0.7nm芯片堆叠技术，摩尔定律还能再续命10年？